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[Embeded-SCM Develop] 通用存储器包括各种类型存储器的VHDL描述

Description: 通用存储器包括各种类型存储器的VHDL描述，如FIFO，双口RAM等VHDL代码库
Platform: | Size: 617824 | Author: hanker3 | Hits:

[source in ebook] VHDL语言100例(普通下载)

Description: VHDL语言100例 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移位寄存器第8例综合单元库第9例七值逻辑与基本数据类型第10例函数第11例七值逻辑线或分辨函数第12例转换函数第13例左移函数第14例七值逻辑程序包第15例四输入多路器第16例目标选择器第17例奇偶校验器第18例映射单元库及其使用举第19例循环边界常数化测试第20例保护保留字第21例进程死锁第22例振荡与死锁第23例振荡电路第24例分辨信号与分辨函数第25例信号驱动源第26例属性TRANSACTION和分辨信号第27例块保护及属性EVENT, 第28例形式参数属性的测试第29例进程和并发语句第30例信号发送与接收第31例中断处理优先机制建模第32例过程限定第33例整数比较器及其测试第34例数据总线的读写第35例基于总线的数据通道第36例基于多路器的数据通道第37例四值逻辑函数第38例四值逻辑向量按位或运算第39例生成语句描述规则结构第40例带类属的译码器描述第41例带类属的测试平台第42例行为与结构的混合描述第43例四位移位寄存器第44例寄存／计数器第45例顺序过程调用第46例 VHDL中generic缺省值的使用第47例无输入元件的模拟第48例测试激励向量的编写第49例 delta延迟例释第50例惯性延迟分析第51例传输延迟驱动优先第52例多倍（次）分频器第53例三位计数器与测试平台第54例分秒计数显示器的行为描述6 第55例地址计数器第56例指令预读计数器第57例加.c减.c乘指令的译码和操作第58例 2－4译码器结构描述第59例 2－4译码器行为描述第60例转换函数在元件例示中的应用第61例基于同一基类型的两分辨类型的赋值相容问题第62例最大公约数的计算第63例最大公约数七段显示器编码第64例交通灯控制器第65例空调系统有限状态自动机第66例 FIR滤波器第67例五阶椭圆滤波器第68例闹钟系统的控制第69例闹钟系统的译码第70例闹钟系统的移位寄存器第71例闹钟系统的闹钟寄存器和时间计数器第72例闹钟系统的显示驱动器第73例闹钟系统的分频器第74例闹钟系统的整体组装第75例存储器第76例电机转速控制器第77例神经元计算机第78例ccAm2901四位微处理器的ALU输入第79例ccAm2901四位微处理器的ALU 第80例ccAm2901四位微处理器的RAM 第81例ccAm2901四位微处理器的寄存器第82例ccAm2901四位微处理器的输出与移位第83例ccAm2910四位微程序控制器中的多路选择器第84例ccAm2910四位微程序控制器中的计数器／寄存器第85例ccAm2910四位微程序控制器的指令计数器第86例ccAm2910四位微程序控制器的堆栈第87例 Am2910四位微程序控制器的指令译码器第88例可控制计数器第89例四位超前进位加法器第90例实现窗口搜索算法的并行系统（1）——协同处理器第91例实现窗口搜索算法的并行系统（2）——序列存储器第92例实现窗口搜索算法的并行系统（3）——字符串存储器第93例实现窗口搜索算法的并行系统（4）——顶层控制器第94例 MB86901流水线行为描述组成框架第95例 MB86901寄存器文件管理的描述第96例 MB86901内ALU的行为描述第97例移位指令的行为描述第98例单周期指令的描述第99例多周期指令的描述第100例 MB86901流水线行为模型
Platform: | Size: 344064 | Author: wfl.a@163.com | Hits:

[VHDL-FPGA-Verilog] sdram_vhd_134

Description: Xilinx Sdram控制器VHDL源代码-Sound code of Xilinx Sdram Controller based on VHDL
Platform: | Size: 54272 | Author: 刘汉忠 | Hits:

[VHDL-FPGA-Verilog] Verilog&Vhdl混语言对SDRAM的控制源代码

Description: Verilog&Vhdl混语言对SDRAM的控制源代码，提供了很好的例子，顶层文件为sdrm.v！-VerilogVhdl mixed language SDRAM control of the source code, provided a good example of top-level documents sdrm.v!
Platform: | Size: 249856 | Author: 飞扬 | Hits:

[VHDL-FPGA-Verilog] SRAM@DMA实验

Description: ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，然后NIOS　SHELL下C 语言运行。实验SRAM和DMA调度-Altera NIOS processor experiments QUARTUS using VHDL compiler into processor, then NIOS SHELL C language runtime. Experimental SRAM and DMA Scheduling
Platform: | Size: 33792 | Author: xf | Hits:

[VHDL-FPGA-Verilog] RAM_VHDL

Description: 该文件时RAM的源文件和测试文件以及仿真文件-the document RAM source document and test papers and documents Simulation
Platform: | Size: 13312 | Author: 王立华 | Hits:

[Other] VHDLProgrammingbyExample4thEd

Description: 开发硬件的朋友们注意了，这是最新的VHDL编程书籍。里面有大量实用技巧及程序。-hardware attention to the friends, which is the latest VHDL programming books. There are a lot of practical skills and procedures.
Platform: | Size: 1784832 | Author: 孙刚 | Hits:

[VHDL-FPGA-Verilog] blockram

Description: 本人正在学习vhdl语言，买了套开发板，这些是配套光盘里的内容，非常难得，网上找不到的-I was learning VHDL language, bought a set of development boards, which are compatible CD-ROM's content, and very rare. not online! !
Platform: | Size: 21504 | Author: 孙强 | Hits:

[VHDL-FPGA-Verilog] distributed_ram

[VHDL-FPGA-Verilog] RAM

Description: 用VHDL编写一个字长16位，容量128B的RAM控制实现程序，并进行设计综合和功能模拟。含源程序，及实验要求。适合初学者学习使用。-VHDL prepared with a 16-bit word length, 128B of the RAM capacity to achieve process control and design of analog integrated and functional. Containing source code, and experimental requirements. Suitable for beginners learning to use.
Platform: | Size: 9216 | Author: 赵剑平 | Hits:

[VHDL-FPGA-Verilog] RAM

Description: 曾经做过一电子竞赛课题部分，硬件描述语言VHDL做数据存储器512位存储深度，-Competition has been a subject of electronic parts, hardware description language VHDL do data memory storage depth of 512,
Platform: | Size: 355328 | Author: zengyong | Hits:

[Software Engineering] RAM

Description: 使用ISE的XST综合，综合结果使用了Block RAM，当然有时对于用到的容量很小的RAM，我们并不需要其使用Block RAM，那么只要稍微修改一下就可以综合成Distribute RAM-The use of ISE s XST synthesis, the combined result of the use of the Block RAM, it is our expectation. Of course, sometimes the capacity to use a very small RAM, we do not need its use Block RAM, as long as a slight change it can be integrated into Distribute RAM
Platform: | Size: 7168 | Author: 刘珊 | Hits:

[ARM-PowerPC-ColdFire-MIPS] ram

Description: 用FPGA做的RAM，源码，调试通过，有工程-FPGA to do with RAM, source code, debugging through, there are works
Platform: | Size: 452608 | Author: 马泽龙 | Hits:

[Windows Develop] RAM

Description: Code for designing 16 bit RAM
Platform: | Size: 9216 | Author: Magic | Hits:

[VHDL-FPGA-Verilog] ram

Description: 使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上用硬件描述语言实现一个RAM存储器。-The use of Altera' s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 development board with hardware description language to achieve a RAM memory.
Platform: | Size: 198656 | Author: Daisy | Hits:

[VHDL-FPGA-Verilog] ram

Description: 一个用VHDL语言编写的双端口存储器程序，可下载在FPGA中使用-Written in VHDL language using a dual-port memory program can be downloaded in the FPGA using
Platform: | Size: 4096 | Author: cloudy | Hits:

[VHDL-FPGA-Verilog] VHDL

Description: 双口RAM模块源代码（VHDL）,用于开发FPGA的双口RAM，可以直接下载到工程中使用。-Dual-port RAM module source code (VHDL), for the development of FPGA' s dual-port RAM, can be directly downloaded to the project use.
Platform: | Size: 1024 | Author: wu | Hits:

[VHDL-FPGA-Verilog] FPGA-Prototyping-by-VHDL-Examples---Xilinx-Sparta

Description: FPGA prototyping by VHDL examples include FIFO,RAM,ROM,filters, registers and others-FPGA prototyping by VHDL examples include FIFO,RAM,ROM,filters, registers and others
Platform: | Size: 16619520 | Author: Aleks | Hits:

[VHDL-FPGA-Verilog] RAM

Description: VHDL 语言的RAM定制 VHDL 语言的RAM定制-VHDL language, VHDL language, custom RAM RAM RAM custom custom VHDL language
Platform: | Size: 404480 | Author: yan frank | Hits:

[Education soft system] ReadWrite-RAM-VHDL-source-code

Description: This page of VHDL source code covers read RAM and write to RAM vhdl code. RAM stands for Random Access memory.It is a form of data storage for various applications. 1K refers 10 lines used for Address bus (as 2^10=1024) 8 refers Data Bus lines are 8 Hence, each location can store 8 bits (i.e. 1 byte each) ADR: in std_logc_vector (9 downto 0) D: inout std_logic_vector (7 downto 0) CS: in std_logic OE: in std_logic WR: in std_logic-This page of VHDL source code covers read RAM and write to RAM vhdl code. RAM stands for Random Access memory.It is a form of data storage for various applications. 1K refers 10 lines used for Address bus (as 2^10=1024) 8 refers Data Bus lines are 8 Hence, each location can store 8 bits (i.e. 1 byte each) ADR: in std_logc_vector (9 downto 0) D: inout std_logic_vector (7 downto 0) CS: in std_logic OE: in std_logic WR: in std_logic
Platform: | Size: 1024 | Author: ss | Hits:

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